Ref. 22 RISC-V International, cores abertos e iniciativas estatais
O que é o RISC-V
RISC-V é uma arquitetura de conjunto de instruções (ISA) aberta e livre de royalties, originalmente concebida em 2010 por David Patterson, Krste Asanović e equipe na Universidade da Califórnia em Berkeley. Diferentemente das arquiteturas x86 (Intel/AMD, jurisdição norte-americana) e ARM (jurisdição britânica, controle do SoftBank japonês), a especificação RISC-V é mantida por uma fundação internacional sem fins lucrativos — a RISC-V International, com sede em Zurique, Suíça, desde 2020, deliberadamente fora do alcance direto das sanções extraterritoriais dos Estados Unidos. Qualquer pessoa, empresa ou Estado pode projetar, fabricar e comercializar processadores RISC-V sem pagar royalties nem solicitar licenciamento.
Cores abertos consolidados (IPs livres usáveis pelo TUTAUA)
- CVA6 (antes Ariane) — core de 64 bits in-order, 6 estágios, mantido pelo PULP Platform da ETH Zürich e Universidade de Bolonha. Licença Solderpad/Apache. Produção comprovada em silício europeu.
- BOOM — Berkeley Out-of-Order Machine — core superscalar out-of-order, alvo de desempenho próximo ao ARM Cortex-A75. Mantido pela Universidade da Califórnia em Berkeley, licença BSD. Implementado em Chisel.
- NaxRiscv — core out-of-order escrito em SpinalHDL, comunidade independente. Licença MIT. Foco em sintetizabilidade e adaptabilidade para FPGA e ASIC.
- Rocket Chip — gerador de cores in-order escalonáveis (UC Berkeley, BSD), com cache, MMU e barramento TileLink completos.
Iniciativas estatais de RISC-V (referencial estratégico para o TUTAUA)
- Índia — Projeto Shakti (IIT Madras, financiado pelo MeitY). Família completa de cores RISC-V de 32 e 64 bits (E-class, C-class, I-class, S-class), com tape-outs em silício indiano desde 2018. Modelo direto do tipo de programa estatal universitário que o TUTAUA articula.
- China — Xiangshan (Instituto de Tecnologia da Computação da Academia Chinesa de Ciências). Cores out-of-order de alto desempenho em código aberto, com gerações Yanqi Lake (2021) e Nanhu (2022) já em silício. Comparáveis em throughput ao ARM Cortex-A76. Open-source em github.com/OpenXiangShan.
- União Europeia — European Processor Initiative (EPI) e EUPILOT. Programas-quadro da Comissão Europeia para desenvolvimento de aceleradores RISC-V, incluindo NPUs e vetoriais, com participação de Atos/Eviden, Barcelona Supercomputing Center, CINECA, ETH Zürich e outros.
Por que o PACID adota RISC-V e por que apenas 5% por ora
A escolha de 5% como fração inicial reflete realismo técnico: o ecossistema RISC-V de alto desempenho (cores out-of-order, vetoriais, com suporte a aceleradores) ainda está em maturação acelerada e não substitui hoje, em escala produtiva imediata, o ARM Kunpeng 920 da arquitetura central do PACID. Mas 5% é a fração estrategicamente correta para garantir que o Brasil entre na curva de aprendizagem antes que ela se feche — replicando a lógica indiana (Shakti) e chinesa (Xiangshan) de manter um braço estatal-universitário com tape-outs reais e propriedade intelectual nacional, em vez de chegar atrasado ao próximo ciclo dependendo de novo licenciamento estrangeiro.
FLUID — Fabricação de Lógica em Unidades Integradas Digitais
A linha FLUID engloba o desenvolvimento nacional de unidades de processamento especializado — NPUs (Neural Processing Units, inferência e treino de redes neurais), TPUs (Tensor Processing Units, álgebra tensorial), GPUs (Graphics Processing Units) — sobre a base aberta RISC-V. O paralelo internacional mais próximo é o EUPILOT europeu (NPUs RISC-V vetoriais via Barcelona Supercomputing Center) e os aceleradores Xiangshan-derivados em desenvolvimento na China. O FLUID se articula institucionalmente ao consórcio brasileiro de cooperativas de tecnologia, estatais (SERPRO, DATAPREV, PRODESP, PRODERJ) e departamentos universitários de Engenharia Eletrônica e Física, descrito no Eixo 2 do PACID.
Fontes originais
Como esta referência é usada no PACID
Citada no Eixo 3, seção “Projeto TUTAUA: 5% para RISC-V e a linha FLUID”, como fundamento técnico e estratégico do destacamento de 5% do orçamento de hardware do programa para incubação de cores RISC-V soberanos e da arquitetura-guarda-chuva FLUID para NPU/TPU/GPU nacionais.